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发布日期:2022-03-16 20:06    点击次数:180

吴汉明院士:后摩尔期间前端制造濒临三个挑战

 

3月15日,中国工程院院士、浙江大学微纳电子学院院长吴汉明在2021 第十九届中国半导体封装测试时期与商场年会(CSPT 2021)上示意,后摩尔期间导致前端制造将濒临三个挑战:基础挑战为精密图形、中枢挑战为新材料、终极挑战为良率的普及。此外,他在演讲中提倡了三条不错恣虐高算力发展瓶颈的翻新路子:三维异质集成晶圆级集成、存算一体范式、可重构琢磨架构。

若何应答商场关于算力需求的普及?

 

吴汉明指出,目下摩尔定律发展也曾初始放缓,晶体管密度不行按照以往两年加多一倍的节拍发展。从制形资本上来看,在28纳米当年的工艺制形资本下落速率较快,但28纳米之后制形资本下落趋缓。性能方面,在2002年当年能够每年都不错普及52%,到2014年,每年普及降为12%。到2018年,每年性能仅能普及3.5%,是以性能普及也呈趋缓态势。

种种迹象标明,后摩尔期间也曾莅临,吴汉明合计这导致前端制造时将濒临三个挑战:基础挑战为精密图形、中枢挑战为新材料、终极挑战为良率的普及。

若何应答商场关于算力需求的普及?吴汉昭示意,通过琢磨范式、芯片架构和集成步履等时期翻新,不错恣虐高算力发展的瓶颈,并提倡三条翻新路子:一是三维异质集成晶圆级集成;二是存算一体范式;三是可重构琢磨架构。目下,基于TSV(硅通孔)的三维异质异构芯片也曾公开垦布过了;选择28纳米工艺的全球最大容量存算一体芯片,单芯片算力达到了300-500TOPS;选择40纳米工艺的夹杂粒度可重构芯片也结束了遵循全球朝上。吴汉明建议,在1~2年内,将存算一体芯片和可重构琢磨芯片应用三维集成时期集成在一张Substrate(基底),随后在3~4年内,再通过晶圆级集成在一个大硅片上。

 

中国急需一条先导线让交叉学科结束产业化

在谈到集成电路产教和会话题时,吴汉明指出芯片制造时期效率升沉的本性,一是转让,将时期熟谙、不错在坐蓐上平直应用的效率,在其使用范畴内加以应用和实行,扩大坐蓐限度。二是升沉,将实际室得到的初试效率进行蓄意开垦和中间西宾,使之变成坐蓐上不错平直选择的熟谙时期,结束大坐蓐。就升沉而言,中枢在于是演示坐蓐可行性,也即是中试方法考据,也不错合计是空泛中试的时期升沉难以坐蓐化。

集成电路器件的四大产教和会效率升沉包括三维器件(FinFET)、高介电常数和金属栅(HKMG)、应变硅(Strained Si)以及源漏普及(Raised S/D)。实际室的效率通过Pilot-line(先导线)结束产业的效率升沉。我国目下着实通过产教和会升沉出来的还很少。吴汉明指出中枢问题在于,咱们缺一条Pilot-line,使得交叉学科不错着花戒指,着实结束产业化。

吴汉明一直在做准备,但愿筹建一个具有成套工艺线三大功能的产教和会全球平台,三大功能分离为:一是协同翻新,打造遐想制造一体化平台, 色偷偷av一区二区三区从遐想到西宾再到制造,镌汰研发周期;二是人才培养,从各个方面撑持新工科学院竖立,让学生有契机从遐想到制造,着实全地方的了解集成电路;三是生态竖立,扶持产业链竖立,完善翻重生态。吴汉明指出,成套工艺是学科交叉的技能,是效率诊治的路子,亦然产业水平的连合标识。目下,产教和会的浙江大学成套工艺研发线也曾在竖立当中,展望本年9月完成,10月初始流片。 

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作家丨许子皓

剪辑丨徐恒

美编丨马利亚 





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